Pengembangan Perangkat Keras Berbasis LLM dengan IR Hierarkis dan Alur Kerja Multi-Agen End-to-End

Kerangka kerja representasi perantara hierarkis yang menguraikan desain perangkat keras kompleks menjadi sketsa arsitektural dan spesifikasi operasional, sehingga alur kerja LLM multi-agen dapat menghasilkan RTL yang bersih dari lint dan dapat disintesis.

Chenyang Yin; Agasthi Haputhanthri; Aditya Anirudh Jonnalagadda; Zhenyu Bai; Yuanming Song; Saranyu Chattopadhyay; Mohammad Fadiheh; Tom Zelazny; Subhasish Mitra; Tulika Mitra· 2026· DOI 10.48550/arXiv.2608.30659

Masalah inti

Large language model (LLM) telah mengubah pengembangan perangkat lunak, tetapi penerapannya pada desain perangkat keras yang kompleks masih terbatas. Kesenjangan ini muncul dari dua faktor utama: kelangkaan data pelatihan perangkat keras publik dan metodologi yang secara fundamental berbeda dalam desain perangkat keras. Berbeda dari perangkat lunak, penerapan LLM pada perangkat keras menuntut lebih dari sekadar pembangkitan RTL langsung; model harus memahami batas modul, koneksi antar-modul, dan kebutuhan verifikasi. Penulis menyajikan kerangka kerja pengembangan perangkat keras berbasis LLM yang menjawab tantangan tersebut melalui representasi perantara (IR) hierarkis dan alur kerja multi-agen end-to-end. Gagasan intinya adalah menyediakan abstraksi desain perangkat keras kepada LLM melalui dua IR terstruktur: Architectural Sketch, yang menangkap topologi modul dan interkoneksinya, serta Operational Specification, yang mendefinisikan fungsionalitas dan antarmuka tiap modul. Kerangka ini menguraikan desain kompleks menjadi sub-modul, menetapkan fungsionalitas tiap blok, dan menurunkan cara setiap modul diuji serta diverifikasi. Loop debug multi-agen memungkinkan agen menerima umpan

Inovasi

Kerangka ini dievaluasi pada tolok ukur Verilog-Eval, sebuah dataset standar untuk menilai pembangkitan RTL berbasis LLM. Pendekatan yang diusulkan mencapai **tingkat pass@5 sebesar 95,5%**, melampaui kerangka kerja pembangkitan LLM terkini. Metrik ini menunjukkan bahwa dalam lima percobaan, kerangka ini menghasilkan RTL yang benar secara fungsional untuk 95,5% soal tolok ukur. Untuk menilai kinerja pada desain kompleks yang realistis dengan lebih baik, penulis memperkenalkan studi kasus baru yang mencakup aplikasi dari prosesor serbaguna hingga sistem pemrosesan sinyal digital (DSP). Hasil eksperimen menunjukkan bahwa desain kompleks semacam itu melampaui kemampuan pendekatan yang ada, sedangkan kerangka yang diusulkan adalah satu-satunya yang mampu menghasilkan desain fungsional end-to-end. RTL yang dihasilkan mengikuti semua aturan desain standar industri, bersih dari lint, benar secara fungsional, dan sepenuhnya dapat disintesis. Hal ini menunjukkan kemampuan kerangka kerja dalam menangani tugas desain perangkat keras dunia nyata yang menuntut pemahaman batas modul, koneksi antar-modul, dan kebutuhan verifikasi. Loop debug multi-agen berkontribusi signifikan terhadap tingkat ke

Large language model (LLM) telah mengubah pengembangan perangkat lunak, tetapi penerapannya pada desain perangkat keras yang kompleks masih terbatas. Kesenjangan ini muncul dari dua faktor utama: kelangkaan data pelatihan perangkat keras publik dan metodologi yang secara fundamental berbeda dalam desain perangkat keras. Berbeda dari perangkat lunak, penerapan LLM pada perangkat keras menuntut lebih dari sekadar pembangkitan RTL langsung; model harus memahami batas modul, koneksi antar-modul, dan kebutuhan verifikasi. Penulis menyajikan kerangka kerja pengembangan perangkat keras berbasis LLM yang menjawab tantangan tersebut melalui representasi perantara (IR) hierarkis dan alur kerja multi-agen end-to-end. Gagasan intinya adalah menyediakan abstraksi desain perangkat keras kepada LLM melalui dua IR terstruktur: Architectural Sketch, yang menangkap topologi modul dan interkoneksinya, serta Operational Specification, yang mendefinisikan fungsionalitas dan antarmuka tiap modul. Kerangka ini menguraikan desain kompleks menjadi sub-modul, menetapkan fungsionalitas tiap blok, dan menurunkan cara setiap modul diuji serta diverifikasi. Loop debug multi-agen memungkinkan agen menerima umpan balik kesalahan dan mengendalikan detail debug seperti sinyal yang akan diprobe untuk simulasi. Kerangka ini dievaluasi pada tolok ukur Verilog-Eval dan mencapai tingkat pass@5 sebesar 95,5%, melampaui kerangka kerja pembangkitan LLM terkini. Untuk menilai kinerja pada desain kompleks yang realistis, penulis memperkenalkan studi kasus baru yang mencakup aplikasi dari prosesor serbaguna hingga sistem pemrosesan sinyal digital. Hasil eksperimen menunjukkan bahwa desain kompleks semacam itu melampaui kemampuan pendekatan yang ada, sedangkan kerangka ini adalah satu-satunya yang mampu menghasilkan desain fungsional end-to-end. RTL yang dihasilkan mengikuti semua aturan desain standar industri, bersih dari lint, benar secara fungsional, dan sepenuhnya dapat disintesis.

Metodologi yang diusulkan berpusat pada dua representasi perantara (IR) hierarkis yang menjembatani jarak antara maksud desain tingkat tinggi dan implementasi RTL tingkat rendah. IR pertama, **Architectural Sketch**, menangkap topologi modul dan struktur interkoneksi desain perangkat keras. IR ini menyediakan abstraksi mirip graf dengan simpul sebagai modul dan sisi sebagai koneksi, sehingga LLM dapat menalar arsitektur sistem secara keseluruhan tanpa kewalahan oleh detail implementasi. IR kedua, **Operational Specification**, mendefinisikan fungsionalitas dan antarmuka tiap modul. IR ini menetapkan perilaku setiap modul, termasuk port masukan/keluaran, batasan waktu, dan semantik fungsional. Bersama-sama, kedua IR ini memungkinkan kerangka kerja menguraikan desain kompleks menjadi sub-modul, menetapkan fungsionalitas tiap blok, dan menurunkan cara setiap modul diuji serta diverifikasi.

Mengapa penting

Siapa yang sebaiknya membaca

Praktisi dan peneliti ilmu komputer

Membuka konten member…